上課日期

課程宗旨

Active HDL 是個專注於 FPGA / CPLD 設計的硬體描述語言的模擬器，它提供多樣的設計輸入方式，應用於每個 FPGA 與 CPLD 各階段設計模擬整合介面，Matlab / Simulink 的 Co-simulation，設計輸入的資料可輸出成網頁或 PDF 的格式..等功能，在課堂上將提供討論及實作，可讓學員更快速有效率的針對 HDL code 驗證除錯，達成晶片設計最佳化的目標。

課程內容

將介紹 ALDEC Active-HDL 主要的功能，並提供上機體驗實作。　

對　　象

IC 設計產業與半導體相關產業之在職人才。

上課地點

新竹市公道五路二段178號5樓訓練教室。

費　　用

完全免費。名額有限，請儘速報名。

報名方式

請至思渤科技網站下載報名表，填妥後以email或傳真報名：
網路報名：E-mail: joyce.tseng@cybernet-ap.com.tw
傳真報名：FAX：(03)611-8667
服務電話：(03)611-8668 ext :366 曾小姐
報名成功後本公司將回傳報名成功函,未收到者請來電確認